成品包括：程序、仿真、论文

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 FPGA又被称为现场可编辑门阵列，具有高效，可操作性高，使得其在电子设计中逐步成为一种发展趋势，该技术在电子、工业、农业等方面有了较多的应用。本设计采用 EP2C8Q208C8作为四路抢答器系统的主控单元，采用 QuatusII13.0进行抢答器的软件开发，采用Veriilog HDL语言实现电路设计和逻辑控制。利用Veriilog HDL设计了主控制电路、分频器、电源模、按键抢答、计时器、译码器、数码和数码显示管等模块，并将各模块级联起来，集合抢答器的工作原理。通过QuatusII13.0工具软件进行编译、综合、布局布线以及下载工程文件到开发板上实现设计。

根据实验综合仿真结果显示，本文设计的抢答器是可以实现正确显示所抢答者的选手编号，并且能实现回答倒计时，进行倒计时20s的抢答时候，没人按下键盘的时候会触发蜂鸣器报警电路。由主持人进行复位重新抢答，有人抢答时按键失效，本文设计得抢答器系统能够适用于基本的竞赛场合。该抢答器应用效果良好，对于未来设计6路、8路抢答器有很好的参考意义。