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分　　类

FPGA

开发语言

vhdl / verilog

特殊说明

成品：实物类设计成品只有参考资料，一般有程序、原理图、论wen、讲解视频。不同的设计包含的资料不一样，详细请看功能介绍。

友情提醒：参考资料可能和您的需求有不完全匹配，只用于参考。想省事的客户可以选择定制。

定制：根据客户需求重新定制开发，价格咨询客服。提供程序仿真、实物、开题报告、d答辩ppt、翻译、论wen、讲解答疑等全套服务。

功能介绍　

成品包括：程序原理图讲解视频

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仿真流程：

状态1：首先判断full是否为高电平，若为高，则代表FIFO没有1024个数据，FIFO已经写满，跳转到状态2；若为低，则代表FIFO未满，将wr置高，持续写入数据，直到FIFO写满为止。

状态1：首先判断empty是否为高电平，若为高，则代表FIFO没数据，FIFO已经读完，跳转到状态1；若为低，则代表FIFO内数据没有读完，将rd置高，持续读数据，直到FIFO读完为止。